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技術トピックス

東芝メモリで研究開発を進めている最新技術やメモリ活用事例など参考になるトピックスをわかり易く解説します。

デバイス技術

プロセス技術

システム技術

生産管理技術

メモリ活用事例

産学連携事例

デバイス技術

新規メモリ開発

メモリ事業の製品ポートフォリオを広げ、ビジネスを拡大するための新規メモリの技術を開発中です。中でもファイルメモリの更なる大容量化・高集積化を実現するための新しいセル構造の提案や、新たな市場の創生も視野に入れた、各種の高速不揮発性メモリの技術開発などを行っています。例えばSTT-MRAM技術(*1)やReRAM技術(*2)に関してはそれぞれ学会発表時点で世界最大容量を達成しました(*3)

新規構造、新規材料を持つ新規メモリの実用化には高度なデバイス技術、プロセス技術、回路設計技術などが必要であり、日々新たな課題に挑戦していきます。

*1…スピン注入型磁気抵抗メモリ(2016年に4Gbit STT-MRAM技術をSK-hynix社と共同でIEDM学会に発表)

*2…抵抗変化型メモリ(2013年に32Gbit ReRAM技術をSanDisk社と共同でISSCC学会に発表)

*3…それぞれ当社調べ

学会発表したメモリセルの構造(左 STT-MRAM、右ReRAM)
学会発表したメモリセルの構造(左 STT-MRAM、右ReRAM)

TCAD技術開発

先端メモリ開発では、新たな材料や複雑な3次元デバイス構造の開発が必要とされており、開発を見通し良く、効率的に進展させるため、TCAD(Technology CAD)技術の活用が鍵となっています。

新しい技術課題に対して的確な解決策を提示するためには、まずデバイス動作の基本となるプロセス現象やデバイス動作のモデリングを行います。微視的な電子・原子レベルの現象理解を可能とする第一原理計算等の計算科学シミュレーションを用い、現象理解を確固としたものにします。続いてプロセス・デバイスモデルを、迅速に内製TCADに組み込むシステム開発を行い、ロバストなシミュレーションを可能としています。開発した完成度の高いTCAD技術により、最先端のデバイス・プロセス開発での技術課題に対して解決策を提示しつつ、将来の先端メモリの性能や想定される技術課題を試作前に予測することで、見通しの良い、効率的な先端メモリ開発に大きく貢献しています。

TCAD技術活用による開発の流れ
TCAD技術活用による開発の流れ

ナノ材料の評価技術の開発

新規メモリの実現のためには従来のシリコン半導体にはない機能を有するナノ材料(サイズ10nm以下の分子や粒子 n=10-9)の開発が必要になりますが、このような微小な新規材料の電気的特性を評価するのは非常に困難でした。

例えば下部電極上にナノ材料を成膜したのち上部電極を形成する場合、ナノ材料の耐熱性が低く上部電極の成膜温度に耐えられなければ特性が劣化したり、上部電極材料がナノ材料に入り込んで下部電極と短絡する場合がありました。またナノ材料を走査型トンネル顕微鏡(STM=Scanning Tunneling Microscopy )の探針で評価する方法もありますが、良好な再現性を得るのは大変でした。

今回我々は最先端の半導体プロセスを応用して、ナノ材料のサイズと同程度の隙間がある図1のようなナノギャップを制御性良く一括形成し、ギャップ作成後にナノ材料を挿入することでナノ材料の電気特性を評価する手法を確立しました(*)。図2のような金ナノ粒子、C60フラーレン、オリゴフェニレンエチレン誘導体などのナノ材料を、5nm、2nmのナノギャップに挿入した電気特性が図3で、1pA(p=10-12)以下の微小電流まで精度良く測れています。図4はそれぞれの材料の0.1pAの電流が流れる閾値のヒストグラムで、多数のサンプルの測定が可能になったことで分布が得られています。

我々は今後も新しい評価技術を開発し、新しいナノ材料の開発に活用することで、新機能デバイスの開発を推進していきます。

*…2018年9月に開催された第79回応用物理学会秋季学術講演会で発表(講演番号20p-231B-6)

ナノ材料の評価技術の開発

BiCS FLASH™開発

フラッシュメモリは、データを保存するためにスマートフォン・ゲーム・カーナビゲーションやクラウドサーバなど様々な情報機器やIT産業で使われています。多くのデータをより小さい形で保存したい、という需要を実現するには、記憶密度を⾼めたフラッシュメモリの開発が重要です。2次元のNAND型フラッシュメモリの場合、微細化技術を中⼼に、15nmのメモリセルを開発し、その実現に寄与してきました。しかしながら技術的な限界を迎え、3次元に⾼密度(多層)化したのがBiCS FLASH™です。最新の96層BiCS FLASH™は、512ギガビット容量を1円玉より小さい幅約12mmのChipで実現しています。そして、前世代の64層に⽐べ、 約50% のビット密度増加を実現しています。BiCS FLASH™開発では、更なる⾼層化の技術開発も進めており、情報爆発に伴う急激なメモリ需要を今後も⽀えていきます。

第4世代BiCS(TM)の電子顕微鏡像

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プロセス技術

次世代リソグラフィプロセス技術 ~ナノインプリント技術~

これまで半導体の回路パターンを形成する光リソグラフィプロセスは回路パターンの微細化要求に応じて、主に波長の短波長化とレンズの口径を大きくする高NA化が進められてきました。さらに、短波長化と高NA化の物理限界に伴い、光リソグラフィを複数回重ねてパターニングするマルチパターニングや極端紫外光によるEUVL(Extreme Ultra-Violet Lithography)へ技術シフトしてきています。しかしながら、工程数増加や装置コストの増大により、半導体プロセスコストの増大が避けられません。この課題を克服する技術として、低コストで微細パターンの形成を可能にするナノインプリント技術に着目して開発を進めています。

ナノインプリント技術は、ナノスケールのパターンが形成された型(テンプレート)をウェハに押印(インプリント)して転写する技術です。ナノインプリント装置は従来の光露光装置で必要であった縮小投影のようなレンズ系光学装置が不要なため低コスト化でき、最先端メモリデバイスへの適用に向けた次世代リソグラフィ技術として期待されています。

ナノインプリント技術
ナノインプリント技術

次世代デバイス向け分析技術

次世代メモリデバイスの高性能/高機能化には、(1)三次元微細構造化に向けたデバイス設計及びプロセス技術、(2)多様な機能性薄膜を導入可能な材料技術、(3)デバイスの微細構造や元素組成を観察可能な分析解析技術等が必要不可欠です。三次元微細構造は、多様な薄膜が三次元的に複雑に積層した構造ですが、各薄膜及び界面の微細構造、元素組成分布等を正確に把握することは高性能かつ高信頼性デバイスを実現する上で重要です。そのためには、デバイス構造中のナノメートルレベルの三次元微細構造を計測可能な分析解析技術が不可欠です。我々はこの課題克服に向け、様々な先端分析技術の研究開発を推進しています。特に、「三次元アトムプローブ技術」は、図(左)に示すように、原子を一つずつ数えるための工夫を施すことで、三次元的な元素分布を計測することが可能です。図(右)はトランジスタ(MOSFET)の実測例であり、構成元素の種類とその三次元分布の可視化をナノメートルレベルで実現することができます。

三次元アトムプローブ技術の原理(左)とMOSFET構造への適用例(右)
三次元アトムプローブ技術の原理(左)とMOSFET構造への適用例(右)

機械学習を活用した画像処理技術の開発

半導体デバイスの製造工程では微細な異常を高精度に検出することが求められます。私たちは従来の画像処理技術だけではなく、機械学習を活用した新しい検査技術の開発に取り組んでいます。

図は走査電子顕微鏡(SEM)による半導体製造工程における欠陥検査の事例を示しています。欠陥検査では例えば半導体ウエハ上の金属配線のショートや断線など、回路のCADレイアウト(*1)とは異なるパターンを検出することが求められます。ただし実際のパターンはCADレイアウトと完全には一致しないため、単純に画像同士を比較すると欠陥以外の部分を過剰に検出してしまいます。そこで機械学習の手法を活用してCADレイアウトを本物そっくりのSEM像に変換し、得られた画像と実際の検査画像を比較するという新しい検査手法を開発しました(*2)。今後も日々進歩していく機械学習の手法を取り入れて検査・計測の高精度化を推進し、更なる製造工程の歩留向上と製品の品質向上に貢献する技術を開発していきます。

*1…半導体の製造マスク作成のためのCAD(Computer Aided Design)用の配線などのパターン図面

*2…株式会社 東芝との共同開発

CADレイアウトと検査画像を比較した結果(左)と機械学習を活用した検査結果(右)
CADレイアウトと検査画像を比較した結果(左)と機械学習を活用した検査結果(右)

BiCS FLASH™を支えるRIE技術

東芝メモリが開発したBiCS FLASH™は、フラッシュメモリの構造が2次元から3次元になることに伴うコストの増加を低減するために、様々な工夫をしています。例えば、データを保存するメモリセルを作る際、板状の電極を連続で積層し、最上層から最下層まで⼀括で⽳をあけ、製造工程(プロセス)数を減らしています。更に、開けられた穴に対して一括で膜を埋め込み、電極を柱状に形成することで、双⽅の電極交点を1つのメモリセルにしています(図1)。これらの製造プロセスの中で⾮常に重要になるのが、⼀定の⽳径でより深い⽳(メモリホール)を形成するプラズマエッチング(RIE*1)の技術です。最適な形状を得るためには、マスク材料やガスの新規開発のみならず、装置による形状およびプラズマ制御技術が求められます。更に、表⾯・気層の制御・および各種シミュレーション技術も駆使しながら、BiCS FLASH™の更なる⾼層化に挑戦しています。

*1 RIE:Reactive Ion Etching

図1:BiCS FLASH™の電極形成 図2:プラズマエッチングの要素技術
図1:BiCS FLASH™のメモリセル形成          図2:プラズマエッチングの要素技術

システム技術

HMB(Host Memory Buffer)技術開発とDRAMレスSSDの実現

近年ノートPCはますます薄型になり、搭載するSSDにも小型化・低価格化の要求が高まっています。しかし、部品数を減らすためにSSDのDRAMを取り除くと、データ読み書き性能が劣化してしまう問題がありました。この度、DRAMレス高性能ワンパッケージSSDを実現するためのHMB(Host Memory Buffer)技術を開発しました。

HMBはホストメモリ(DRAM)の一部をSSDが使えるようにする技術です。DRAMを搭載しないSSDでも、DRAMを搭載したSSDと同等の性能が得られます。実現にはホストドライバとSSDの連携が必要なので、初期化・接続手順(プロトコル)などを考案し、大手CPUベンダや大手OSベンダと協力、PCIe®SSDインターフェース標準規格であるNVMe™1.2(*1) への組み込みにも成功しました。

HMB技術を搭載したDRAMレス高性能ワンパッケージSSDは、当社のSSD事業部でBGシリーズとして製品化され、現在、コンシューマ向けSSDの主力製品の一つとなっています。今後も小型・低価格で高性能なSSDを実現する技術を、継続して開発していきます。

*1…SSD向けに開発された通信インターフェース/プロトコル

従来型SSD(左)と新しいHMB搭載SSD(右)との比較

従来型SSD(左)と新しいHMB搭載SSD(右)との比較
(SSD上のDRAMを省略し、PCのメインメモリの一部をキャッシュとして利用)

  •  PCIeは、PCI-SIGの登録商標です。
  •  NVMeはNVM Express, Inc.の商標です。

高速・大容量SSD向けデージーチェーン・ブリッジ技術

AI技術の発達などに伴い、ますます大容量かつ高速なSSDの必要性が高くなっています。将来的にはペタバイト(1015 Byte)を超える容量と、100G Byte/sを超えるデータ転送速度が要求されるようになると言われています。

データセンターの消費する電力も増加の一途を辿っており、このままでは大きな社会問題にもなりかねません。低消費電力化も大きな課題です。

今回我々は多数のフラッシュメモリをデータのダウンリンク時とアップリンク時にそれぞれ2本ずつという少ない本数の信号線に橋渡し接続するブリッジチップを設計し、ブリッジとコントローラをデイジーチェーン接続(*1)することで接続配線数を減らし、高密度な実装と高速なデータ転送を両立しました。さらにコントローラから遠くデータの集中が少ない後段のインターフェースの転送速度を段階的に落とすことで低消費電力化も実現しています。

*1…複数の電子機器を数珠つなぎにする接続方法

今回のデイジーチェーンSSDインターフェースの構成(データのダウンリンク時)
今回のデイジーチェーンSSDインターフェースの構成(データのダウンリンク時)

高速・省エネルギーのディープラーニング向けアルゴリズムとHWアーキテクチャの開発

ディープラーニング用のAIプロセッサを開発し半導体回路の国際学会A-SSCC2018で発表しました

ディープラーニングでは大量の積和演算を行う必要がありますが、演算の処理時間や消費エネルギーが大きいという課題にたいして、今回導入した主な新技術は、「フィルターごとの最適量子化アルゴリズム」(図1)と「ビットパラレル方式積和演算器」(図2)です。

まず図1下に示すように積和演算で用いる定数(重み)のビット数を、ニューラルネットワークの各レイアに数十~数千あるフィルタ毎に、別々の最適ビット数を割り当てる手法を開発しました。平均ビット精度を3.8ビットにすると認識精度が50%以下に劣化する「レイヤーごとの最適量子化」(図1中央)に比べ、フィルタ毎の最適量子化(図1下)では平均ビット精度を3.6ビットまで削減しても、認識精度をほとんど劣化させずに、演算量が更に削減できます。

また積和演算器のアーキテクチャとして採用されることの多いビットシリアル方式を前記のフィルター毎のビット数最適化に適用した場合(図2中央)、演算量が大きいフィルターを受け持つ演算機(PE: Processing Element )がボトルネックとなり、「待ち」が発生することが考えられますが、ビットパラレル方式(図2右)では、1ビットに分解し各演算器に順番に割り当てて並列動作させることで演算器の利用効率はほぼ100%に高まり、スループットを高めることが出来ます。

今回開発した技術を用いて、ResNet-50(*1)のニューラルネットワークをFPGA(*2)に実装し、ImageNet(*3)を用いた画像認識のテストで、認識精度をほとんど劣化させずに演算スループットを約5.3倍改善、演算時間と消費エネルギーを従来の18.7%まで削減できることを確認しました。

*1…ResNet-50:画像認識用のディープラーニングでよく用いられるニューラルネットワークのモデル。ハードウエアのベンチマークにも用いられる

*2…FPGA(Field Programmable Gate Array):チップ製造後にプログラム可能なロジックLSI

*3…ImageNet:一般的に画像認識のベンチマークで用いられる大規模な画像データセットのひとつ

図1:従来の16ビット固定(上)、レイヤ毎のビット数最適化(中央)、 提案するフィルタ毎のビット数最適化(下)
図1:従来の16ビット固定(上)、レイヤ毎のビット数最適化(中央)、提案するフィルタ毎のビット数最適化(下)

図2:レイヤ毎のビット数最適化とビットシリアルの組み合わせ(左)、 フィルタ毎のビット数最適化とビットシリアル組み合わせ(中央)、 提案するフィルタ毎のビット数最適化とビットパラレルの組み合わせ(右)
図2:レイヤ毎のビット数最適化とビットシリアルの組み合わせ(左)、フィルタ毎のビット数最適化とビットシリアル組み合わせ(中央)、提案するフィルタ毎のビット数最適化とビットパラレルの組み合わせ(右)

生産管理技術

工場イノベーション

メモリ製品の大容量化に伴い、工場で取り扱うデータ量も膨大になっています。フラッシュメモリの生産は、自動車等の生産ラインと異なり、約5,000台以上の製造装置・検査装置間を製品が複雑に往来しながら行われます。高い品質を維持するために、1日20億件以上のデータを製造装置や搬送システムからリアルタイムに収集しています。その膨大なデータを用いて、複雑な要因分析を素早く実現しています。例えば、欠陥検査における不良分類率は深層学習(Deep Learning)により大幅に改善、AI技術により不良の原因を推定する時間も短縮しています。東芝メモリの工場は四日市にありますが、北上にも建設が進むため、2拠点での効率的な生産を目指し、最先端ツールの導入や社内外でのオープンイノベーションにも携わっています。

四日市工場でのビッグデータ活用事例
図1:四日市工場でのビッグデータ活用事例

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